این سایت در حال حاضر پشتیبانی نمی شود و امکان دارد داده های نشریات بروز نباشند
Iranian Journal of Electrical and Electronic Engineering، جلد ۱۶، شماره ۴، صفحات ۴۸۷-۴۹۳
عنوان فارسی
چکیده فارسی مقاله
کلیدواژه‌های فارسی مقاله
عنوان انگلیسی Modified 32-Bit Shift-Add Multiplier Design for Low Power Application
چکیده انگلیسی مقاله Multiplication is a basic operation in any signal processing application. Multiplication is the most important one among the four arithmetic operations like addition, subtraction, and division. Multipliers are usually hardware intensive, and the main parameters of concern are high speed, low cost, and less VLSI area. The propagation time and power consumption in the multiplier are always high. The multiplier speed usually determines the speed of the processor. Hence in this work, a design of a 32-bit multiplier is proposed by modifying the conventional shift-add multiplier. The proposed structure reduces the power consumed by the technique of minimizing the switching activities in the design. A 32-bit parallel prefix adder based on the modified Ling equation is also proposed to speed up the addition of the partial products in the multiplier. The design is modeled in VHDL and implementation is carried out in CADENCE software with 90 nm and 180 nm CMOS technology.
کلیدواژه‌های انگلیسی مقاله Shift-Add Multiplier, Parallel Prefix Adder, Low-Power, VLSI Implementation.
نویسندگان مقاله | R. Pinto
Department of Electronics and Communication Engineering, St. Joseph Engineering College, Vamanjoor, Mangalore, India.
نشانی اینترنتی http://ijeee.iust.ac.ir/browse.php?a_code=A-10-3376-1&slc_lang=en&sid=1
فایل مقاله فایلی برای مقاله ذخیره نشده است
کد مقاله (doi)
زبان مقاله منتشر شده en
موضوعات مقاله منتشر شده 2-VLSI
نوع مقاله منتشر شده Research Paper
برگشت به: صفحه اول پایگاه   |   نسخه مرتبط   |   نشریه مرتبط   |   فهرست نشریات