این سایت در حال حاضر پشتیبانی نمی شود و امکان دارد داده های نشریات بروز نباشند
International Journal of Nanoscience and Nanotechnology (IJNN)، جلد ۱۷، شماره ۳، صفحات ۱۶۱-۱۷۱
عنوان فارسی
چکیده فارسی مقاله
کلیدواژه‌های فارسی مقاله
عنوان انگلیسی A Procedure to Analyze a CNTFET-Based ‎NOT Gate with Parasitic Elements of ‎Interconnection Lines
چکیده انگلیسی مقاله    In this paper we analyze an application of CNTFET in the design of NOT gate, in which parasitic elements of interconnection lines are considered. At first we study the time domain analysis of NOT gate without to consider the parasitic elements of interconnection lines, in order to compare the obtained results with those in which the parasitic elements are considered, showing how they limit the high-speed performances of CNTs.
کلیدواژه‌های انگلیسی مقاله CNTs,CNTFET,Modelling,NOT gate,Integrated Circuit Interconnections,VLSI,ADS.‎
نویسندگان مقاله R. Marani |
‎Institute of Intelligent Industrial Technologies and Systems for Advanced Manufacturing ‎‎(STIIMA), National Research Council of Italy, 70125, Bari, Italy‎

A. G. Perri |
‎Electronic Devices Laboratory, Department of Electrical and Information Engineering, ‎Polytechnic University of Bari, 70126, Bari, Italy

نشانی اینترنتی https://www.ijnnonline.net/article_245846_3d984ab4e68d6d7683006d04d5af7027.pdf
فایل مقاله فایلی برای مقاله ذخیره نشده است
کد مقاله (doi)
زبان مقاله منتشر شده en
موضوعات مقاله منتشر شده
نوع مقاله منتشر شده
برگشت به: صفحه اول پایگاه   |   نسخه مرتبط   |   نشریه مرتبط   |   فهرست نشریات